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留學(xué)美國申請(qǐng)UTD的選校/選專業(yè)/就業(yè)經(jīng)驗(yàn)
留學(xué)美國申請(qǐng)UTD的選校/選專業(yè)/就業(yè)經(jīng)驗(yàn)
樓主是UTD 11FALL的學(xué)生，知道不少同學(xué)申過UTD這個(gè)學(xué)校，也會(huì)比較容易的拿到AD，對(duì)于一些背景不太強(qiáng)的同學(xué)如果沒有排名較高的學(xué)校的錄取，就會(huì)糾結(jié)于到底去不去UTD.之前經(jīng)常在論壇潛水，從很多人的帖子里學(xué)了很多東西，也希望我的經(jīng)驗(yàn)?zāi)芙o有需要的人一些幫助。
首先是選校問題，總結(jié)的是很好的。但是對(duì)于沒有經(jīng)歷的人來看，可能不會(huì)抓到其中的精髓意思。我稍微做下總結(jié) 1，你有CS/CE的AD 2，你有加州學(xué)校的AD 3， 你有其他較知名學(xué)校的AD.如果你有上面三種情況，請(qǐng)去給你發(fā)AD的學(xué)校。 其中1條和2條比較明確（CE的AD也是指基本要修CS的課），3條中較知名的意思比較含糊，我以為若要糾結(jié)于UTD的話大家可能也沒有較突出的學(xué)�？梢赃x擇了。我個(gè)人的感覺是CS的工作機(jī)會(huì)10倍于EE，加州機(jī)會(huì)10倍于德州，德州機(jī)會(huì)比起其他州還是多一些的。這個(gè)10倍只是我的泛指，想告訴大家機(jī)會(huì)真的差了很多。
然后是選課問題，樓主是circuit（就是analog）畢業(yè)的，但是很多analog的課是沒修的，本來是想digital畢業(yè)，但是一些核心課只在我來的`第一年開過，后來就沒了，所以就這樣了。UTD以什么畢業(yè)完全是以你修的課決定的。我無意去給大家比較哪個(gè)教授上課好的問題，以下也都是我的感受，對(duì)于這些教授，我都是很尊敬的。對(duì)于digital的選課，Sechen的VLSI和Advanced VLSI必上，我感覺是EE里最好的課。Dian Zhou的ASIC是肯定要修的，其中涉及的project能極大提高Verilog的能力，對(duì)面試很重要，絕對(duì)不要用往屆的code，那樣學(xué)不到任何東西，你可以參考了解下思路，如果一旦抄襲了，便失去了這門課最大的意義。Analog建議要上一門analog IC design，對(duì)于digital track的學(xué)生，我推薦上Jin Liu的課，難度不大，教授人也和氣，如果你愿意了解更深入，愿意去學(xué)習(xí)analog，可以上Hoi Lee的，但我覺得這個(gè)主修analog的上更好。目前就講了4門課，因?yàn)閁TD數(shù)字方向的課不全，還有一些我也沒上過（這個(gè)是有遺憾的，所以寫出來也讓大家能做出比我好的選擇）。那我就用排除法好了，再說下UTD傳說中的水課，Linear， semiconductor， RF system engineer， DSP還有一門生物相關(guān)的，這5門課我以為你學(xué)的東西對(duì)于找工作是沒有用的，若你想拉下GPA，最好先問下上哪個(gè)教授的，有些教授開的絕對(duì)難度不水。
選擇了一些又排除了一些，我們的選擇范圍就又少了。Digital下還有幾門課，computer architecture， microprocessor和design automation， 我只上過computer architecture，由于自身的原因收獲不大，我相信這些課絕對(duì)比上面那些課對(duì)你的幫助大，本來選擇了哪門課，更多的就是要靠自己去學(xué)，你選了這門課就是給了自己更大的動(dòng)力和壓力去學(xué)。EE專業(yè)的可以選2門CS的課，我特別建議大家一定要選CS的課，打聽下哪門課的project要用C/C++去做的，還有腳本語言。這一點(diǎn)我沒有經(jīng)驗(yàn)，只有個(gè)思路供你們參考。如果按照這個(gè)選課模式，你肯定2年很累很累，我覺得可以適當(dāng)選點(diǎn)水課。但是CS的兩門課請(qǐng)不要錯(cuò)過。
現(xiàn)在Digital的就業(yè)來看，verification是最多機(jī)會(huì)的，比design是高出不少的。其中涉及到Verilog， systemVerilog， OVM/UVM和一些基本的logic design的內(nèi)容。Verilog和logic design在VLSI和ASIC中會(huì)有所鍛煉，寫到這，我想起一門課忘記說了advanced digital logic， 就名字看來是必上的課，但是據(jù)說“教的不好”，但我的觀點(diǎn)如上選了就是給自己時(shí)間去自學(xué)的。systemVerilog和OVM/UVM都沒有課能接觸到，還有formal verification也是如此，這是EE課程設(shè)置上非常大的問題，若你真的很有毅力，可以自學(xué)下，但我覺得沒有選課而自學(xué)效率是個(gè)很大的問題。因此要去修CS的課，多了解下OOP，用下C++以后刷題也會(huì)有些基礎(chǔ)，verification中C++的面試是比較簡單的，遠(yuǎn)比不上CS專業(yè)。所以結(jié)合實(shí)際情況我的最終建議是verilog你要很熟很熟，logic design你要很熟很熟，C++簡單的題和OOP概念你最好很熟，systemVerilog和OVM/UVM的基礎(chǔ)概念一定要懂。這些要求其實(shí)不高如果你提前準(zhǔn)備的話，剩下的就是不停的嘗試，等待屬于你的運(yùn)氣。
以上所說的選課和就業(yè)都是基于EE digital專業(yè)了，若你有機(jī)會(huì)學(xué)CS/CE，真的多去選對(duì)應(yīng)的CS的課就好了。雖然UTD開設(shè)的課程不全，常被人說是水校，但我很感謝UTD給了我來美國的機(jī)會(huì)，雖然花了不少錢，這2年走過一些彎路，試著寫出來讓后來的大家做選擇時(shí)有更多的參考。叫做參考因?yàn)槎际俏易约旱南敕�，都是我以為什么什么，我只能保證大方向是對(duì)的，甚至?xí)形业恼`解，希望后來的學(xué)弟學(xué)妹們看了有所啟發(fā)。另外最重要的一點(diǎn)是如果你是以找工作為目的的，千萬不要太專注于學(xué)習(xí)了，早點(diǎn)開始找實(shí)習(xí)，找全職。在美國拿高GPA不難，而找工作絕對(duì)是比學(xué)習(xí)艱辛的過程，早點(diǎn)開始，早點(diǎn)體會(huì)失敗，早點(diǎn)作總結(jié)，不斷地提高，這個(gè)經(jīng)歷你只有試過了，才會(huì)明白。我打的這些字不會(huì)給你留下深刻的印象，你只需告訴自己早點(diǎn)去嘗試，去堅(jiān)持。
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