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跳頻通信信號源的研制
摘要:介紹了一種基于FPGA和DDS(Direct Digital Synthesizer)技術(shù)的跳頻信號源實(shí)現(xiàn)方案。DDS采用AD公司的最新頻率合成器件AD9852,其中頻率控制字存儲在FPGA內(nèi)部RAM單元中, FPGA通過40針總線接口向AD9852寫入頻率控制字。該信號源具有可編程、可升級的優(yōu)點(diǎn)。關(guān)鍵詞:DDS FPGA 頻率合成器 跳頻通信
在眾多的通信技術(shù)中,擴(kuò)頻通信技術(shù)由于具有獨(dú)特的抗干擾能力以及寬的使用頻帶而在軍事通信領(lǐng)域倍受青睞。根據(jù)擴(kuò)頻通信調(diào)制方式的不同,它可以分為直接序列擴(kuò)頻方式(DS)、跳頻方式(FH)、跳時(shí)方式(FT)及兼有以上方式中二種以上的混合方式。其中跳頻通信具有保密性好、不易受遠(yuǎn)近干擾和多徑干擾的影響等優(yōu)點(diǎn),是一種很有前景的通信方式。跳頻系統(tǒng)的頻率跳變,受到偽隨機(jī)碼的控制。不同的時(shí)間、不同的偽碼相位,頻率合成器產(chǎn)生的相應(yīng)頻率也不同。把跳頻系統(tǒng)的頻率跳變規(guī)律稱為跳頻圖案。跳頻圖案是時(shí)間和頻率的函數(shù),故又稱為時(shí)間-頻率矩陣,簡稱時(shí)頻矩陣。時(shí)頻矩陣可直觀描述出頻率跳變規(guī)律,如圖1所示。
跳頻圖案的設(shè)計(jì)是跳頻通信系統(tǒng)的一個(gè)關(guān)鍵問題,直接影響到跳頻系統(tǒng)的保密、抗干擾、多址等性能。一般要求跳頻圖案的周期要長,這就要求控制跳頻圖案的偽隨機(jī)碼周期要長,即移位寄存器的級數(shù)要大。
1 基于FPGA和DDS技術(shù)的跳頻信號源設(shè)計(jì)
跳頻信號源即為載波頻率按照一定跳頻圖案跳變的信號發(fā)生器。設(shè)計(jì)一個(gè)性能優(yōu)異的跳頻信號源,困難在于其優(yōu)良的頻譜性能。筆者提出了一種基于FPGA?1??2?和DDS技術(shù)的跳頻圖案的設(shè)計(jì)方案。指標(biāo)如下:600跳/秒跳速;20個(gè)跳頻點(diǎn);3.4MHz跳頻基帶;68MHz跳頻帶寬;106.78MHz~172.14MHz跳頻頻率中20個(gè)頻點(diǎn)。DDS采用AD公司的最新頻率合成器件AD9852,寫頻率控制字采用ALTARA公司的可編程邏輯器件APEX20K系列中的EP20K100,其邏輯資源為10萬門,兩者通過40針總線接口相連?3?。其中,FPGA完成存儲頻率控制字、定時(shí)寫入頻率控制字的功能,AD9852則實(shí)現(xiàn)頻率合成輸出。頻率合成器DDS是跳頻信號源中的一個(gè)關(guān)鍵部件,其原理如圖2所示。這種頻率合成器工作頻率高,可達(dá)GHz數(shù)量級;分辨率高,可達(dá)1Hz以下,穩(wěn)定度高;體積小,重量輕,集成度高,這些都是其他頻率合成器件難以比擬的。AD9852是近年推出的高速芯片,具有小型的80管腳表貼封裝形式,其時(shí)鐘頻率為300MHz,并帶有兩個(gè)12位高速正交D/A轉(zhuǎn)換器、兩個(gè)48位可編程頻率寄存器、兩個(gè)14位可編程相位移位寄存器、12位幅度調(diào)制器和可編程的波形開關(guān)鍵功能,并有單路FSK和BPSK數(shù)據(jù)接口,易產(chǎn)生單路線性或非線性調(diào)頻信號。當(dāng)采用標(biāo)準(zhǔn)時(shí)鐘源時(shí),AD9852可產(chǎn)生高穩(wěn)定的頻率、相位、幅度可編程的正、余弦輸出,可用作捷變頻本地振蕩器和各種波形產(chǎn)生器。AD9852提供了48位的頻率分辨率,相位量化到14位,保證了極高頻率分辨率和相位分辯率,極好的動態(tài)性能。其頻率轉(zhuǎn)換速度可達(dá)每秒100×106個(gè)頻率點(diǎn)。在高速時(shí)鐘產(chǎn)生器應(yīng)用中,可采用外接300MHz時(shí)鐘或外接低頻時(shí)鐘倍頻兩種方式,給電路板帶來了極大的方便,同時(shí)也避免了采用高頻時(shí)鐘帶來的問題。在AD9852芯片內(nèi)部時(shí)鐘輸入端有4~20倍可編程參考時(shí)鐘鎖相倍頻電路,外部只需輸入一低頻參考時(shí)鐘60MHz,通過AD9852芯片內(nèi)部的倍頻即可獲得300MHz內(nèi)部時(shí)鐘。300MHz的外部時(shí)鐘也可以采用單端或差分輸入方式直接作為時(shí)鐘源。AD9852采用+3.3
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