SRAM型FPGA的抗SEU方法研究

通過(guò)分析靜態(tài)隨機(jī)訪問(wèn)存儲(chǔ)器(Static Random Access Memorg,SRAM)型現(xiàn)場(chǎng)可編程門陣列(Field Programable Gate Array,FPGA)遭受空間單粒子翻轉(zhuǎn)(SEU)效應(yīng)的影響,并比較幾種常見(jiàn)的抗SEU技術(shù):三模冗余(Triple Module Redwcdancy,TMR)、糾錯(cuò)碼(Error Correction Code,ECC)和擦洗(Scrubbing),提出了一種硬件、時(shí)間冗余相結(jié)合的基于雙模塊冗余比較的抗SEU設(shè)計(jì)方法.在FPGA平臺(tái)上對(duì)線性反饋移位寄存器(Linear Feedback Shift Register,LFSR)邏輯進(jìn)行軟件仿真的抗SEU驗(yàn)證實(shí)現(xiàn),將各種容錯(cuò)設(shè)計(jì)方法實(shí)現(xiàn)后獲得的實(shí)驗(yàn)數(shù)據(jù)進(jìn)行分析比較.結(jié)果表明,64階LFSR的抗SEU容錯(cuò)開(kāi)銷與基于硬件的TMR方法相比,可以節(jié)省92%的冗余邏輯資源;與基于時(shí)間的TMR相比,附加時(shí)間延遲縮短26%.

作 者： 黃影 張春元 劉東 Huang Ying Zhang Chunyuan Liu Dong   作者單位： 國(guó)防科學(xué)技術(shù)大學(xué)計(jì)算機(jī)學(xué)院,長(zhǎng)沙,410073  刊 名： 中國(guó)空間科學(xué)技術(shù)  ISTIC PKU 英文刊名： CHINESE SPACE SCIENCE AND TECHNOLOGY  年，卷(期)： 2007 27(4)  分類號(hào)： P1  關(guān)鍵詞： 單粒子翻轉(zhuǎn)   現(xiàn)場(chǎng)可編程門陣列   三模冗余   錯(cuò)誤代碼校驗(yàn)   空間電子干擾  

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