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數(shù)字系統(tǒng)設(shè)計(jì)綜合實(shí)驗(yàn)報(bào)告
實(shí)驗(yàn)1 加法器設(shè)計(jì)
1） 實(shí)驗(yàn)?zāi)康?/p>
�。�1） 復(fù)習(xí)加法器的分類及工作原理。
（2） 掌握用圖形法設(shè)計(jì)半加器的方法。
（3） 掌握用元件例化法設(shè)計(jì)全加器的方法。
（4） 掌握用元件例化法設(shè)計(jì)多位加法器的方法。
�。�5） 掌握用Verilog HDL語言設(shè)計(jì)多位加法器的方法。
�。�6） 學(xué)習(xí)運(yùn)用波形仿真驗(yàn)證程序的正確性。
（7） 學(xué)習(xí)定時(shí)分析工具的使用方法。
2） 實(shí)驗(yàn)原理
加法器是能夠?qū)崿F(xiàn)二進(jìn)制加法運(yùn)算的電路，是構(gòu)成計(jì)算機(jī)中算術(shù)運(yùn)算電路的基本單元。目前，在數(shù)字計(jì)算機(jī)中，無論加、減、乘、除法運(yùn)算，都是化為若干步加法運(yùn)算來完成的。加法器可分為1位加法器和多位加法器兩大類。1位加法器有可分為半加器和全加器兩種，多位加法器可分為串行進(jìn)位加法器和超前進(jìn)位加法器兩種。
�。�1）半加器
如果不考慮來自低位的進(jìn)位而將兩個(gè)1位二進(jìn)制數(shù)相加，稱半加。實(shí)現(xiàn)半加運(yùn)算的電路則稱為半加器。若設(shè)A和B是兩個(gè)1位的加數(shù)，S是兩者相加的和，C是向高位的進(jìn)位。則由二進(jìn)制加法運(yùn)算規(guī)則可以得到。
�。�2）全加器
在將兩個(gè)1位二進(jìn)制數(shù)相加時(shí)，除了最低位以外，每一位都應(yīng)該考慮來自低位的進(jìn)位，即將兩個(gè)對(duì)應(yīng)位的加數(shù)和來自低位的進(jìn)位三個(gè)數(shù)相加，這種運(yùn)算稱全加。實(shí)現(xiàn)全加運(yùn)算的電路則稱為全加器。
若設(shè)A、B、CI分別是兩個(gè)1位的加數(shù)、來自低位的進(jìn)位，S是相加
的和，C是向高位的進(jìn)位。則由二進(jìn)制加法運(yùn)算規(guī)則可以得到：
3）
�。�1）
�。�2）
�。�3） 實(shí)驗(yàn)內(nèi)容及步驟 用圖形法設(shè)計(jì)半加器，仿真設(shè)計(jì)結(jié)果。 用原件例化的方法設(shè)計(jì)全加器，仿真設(shè)計(jì)結(jié)果 用原件例化的方法設(shè)計(jì)一個(gè)4為二進(jìn)制加法器，仿真設(shè)計(jì)結(jié)果，
進(jìn)行定時(shí)分析。
（4） 用Verilog HDL語言設(shè)計(jì)一個(gè)4為二進(jìn)制加法器，仿真設(shè)計(jì)結(jié)
果，進(jìn)行定時(shí)分析。
�。�5） 分別下載用上述兩種方法設(shè)計(jì)4為加法器，并進(jìn)行在線測試。
4)設(shè)計(jì)
1）用圖形法設(shè)計(jì)的半加器，如下圖1所示，由其生成的符號(hào)如圖2
所示。
2）用元件例化的方法設(shè)計(jì)的全加器如圖3所示，由其生成的符號(hào)如圖4所示。
圖三：
圖四：
5）全加器時(shí)序仿真波形如圖下圖所示
6）心得體會(huì)：
第一次做數(shù)字系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)，老師給我們講了用圖形法設(shè)計(jì)的全過程。在這次過程中，我進(jìn)一步加強(qiáng)對(duì)理論知識(shí)的學(xué)習(xí)，將理論與實(shí)踐結(jié)合起來。實(shí)驗(yàn)過程中遇到了一個(gè)小問題是生成半加器符號(hào)，后來發(fā)現(xiàn)缺了File/Create Default這一步。通過這一次的失誤，我明白了做事要認(rèn)真！最后將實(shí)驗(yàn)做出來了，體味了成功的喜悅！通過這次實(shí)驗(yàn)我復(fù)習(xí)了加法器的分類及工作原理，
并掌握了用圖形法設(shè)計(jì)半加器的方法，掌握了用元件例化法設(shè)計(jì)全加器的方法，掌握了用元件例化法設(shè)計(jì)多位加法器的方法，掌握了用Verilog HDL語言設(shè)計(jì)多位加法器的方法，學(xué)習(xí)了運(yùn)用波形仿真驗(yàn)證程序的正確性，學(xué)習(xí)定時(shí)分析工具的使用方法。
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